Процессор для ограниченного набора команд часть 1 (7) ( [Курсовая])

СОДЕРЖАНИЕ

Исходныеданные Техническоезадание 1. Алгоритмработы процессора 1.1 Выбори обоснованиеалгоритма 1.2Техническоеописаниеалгоритма 2.Структурнаяэлектрическаясхема центральнойчасти ЭВМ 2.1 Выбори обоснованияструктурнойэлектрическойсхемы центральнойчасти ЭВМ 2.2Техническоеописаниеструктурнойэлектрическойсхемы центральнойчасти ЭВМ 3.Функциональнаяэлектрическаясхема процессора 3.1 Выбори обоснованиефункциональнойэлектрическойсхемы процессора 3.2Техническоеописаниефункциональнойэлектрическойсхемы - операционнаячасть 3.3Техническоеописаниефункциональнойэлектрическойсхемы - управляющаячасть 4.Принципиальнаяэлектрическаясхема РОН иИАЛУ 4.1 Выбори обоснованиеэлементнойбазы 4.2Используемыецифровыемикросхемыи их параметры 4.3Техническоеописаниепринципиальнойэлектрическойсхемы РОН 4.4Техническоеописаниепринципиальнойэлектрическойсхемы ИАЛУ 5.Расчетнаячасть 5.1Проверочныйнагрузочныйрасчет дляблока 5.1.1Проверочныйнагрузочныйрасчет дляРОН 5.1.2Проверочныйнагрузочныйрасчет дляИАЛУ 5.2Расчет потребляемоймощности блока 5.2.1Расчет потребляемоймощности РОН 5.2.2Расчет потребляемоймощности ИАЛУ 5.3Расчет надежностидля блока 5.3.1Расчет надежностидля РОН 5.3.2Расчет надежностидля ИАЛУ Заключение Литература

2 3 5 5 5 9 9 9 11 11 11 12 20 20 22 29 30 32 32 32 32 33 33 33 33 33 33 35 36

ИСХОДНЫЕДАННЫЕ

Операции:

-сложение;

- вычитание;

• умножение;

• И;

• ИЛИ;

• сложениепо модулю два;

• запись;

• загрузка;

• УПпо флагу;

• БПВ;

• ОСТАНОВ.

Режимыадресации:

- прямая;

• Регистровая;

• относительнаяс базированиеми индексированием;

• стековая.

1.1.1Адресностькоманд– 2

1.1.1.1Формапредставлениячисла – фиксированияточка

Разрядностьчисел –32

ОбъемОЗУ – 16 Мбайта

КоличествоРОН – 8

Ширинавыборки из ОЗУ– 2 байта

ТипАЛУ – многофункциональное

Критерийпроектирования– максимальноебыстродействие

Устройствоуправления– УУ и УА АЛУс программируемойлогикой с регулярнойадресацией

ТЕХНИЧЕСКОЕЗАДАНИЕ

1. Основаниедля проведенияработ

Выполнениекурсовогопроекта по ТиПЭВМ в соответствиис учебным планом.

2. Наименованиеразрабатываемогоизделия

Процессордля ограниченногонабора команд.

3.Заказчик иисполнитель

3.1Заказчик: КафедраВТ МГИРЭА (ТУ)

3.2Исполнитель:Студентыгр. ВСС-2-93

ТереховДмитрий Александрович

ТереховаОльга Николаевна

4.Техническиетребования

4.1 Форматыкоманд

Длявыполнениязаданных вкурсовом проектеопераций используютсяследующиеформаты команд:

^{0 4 5 7 8 10 11 13 14 31}

ФорматRX – совмещениерегистровогои относительногос базированиеми индексированиемрежимов адресации

^{0 4 5 7 8 31}

ФорматRS – использованиепрямого ирегистровогорежимов адресации

^{0 4 5 28}

S –прямой режимадресации

0. ⁴

Безадреснаякоманда –использованиетолько кодаоперации, необходимадля операцииОСТАНОВ

1разрядКОП – указываетвыполняетсяоперация в АЛУили вне его.

1 разряд=0действия выполняютсяв АЛУ.

1 разряд=1действия выполняютсявне АЛУ.

2 разрядКОП – указываетна режимы адресации.

Еслиоперация выполняетсяв АЛУ

2 разряд=0использованиеRX при сложении,вычитании иумножении.

2 разряд=1использованиеRS при логическихоперациях.

Еслиоперации выполняютсявне АЛУ

2 разряд=0формат RS призаписи и загрузке.

2 разряд=1формат S припереходах.

3 и4 разряды указываютна конкретныйтип операции.

4.2Система счисления

Используютсячисла с фиксированнойточкой в дополнительнойкоде

^{0 1 31}

При выполненииарифметическихопераций используетсямодифицированныйдополнительныйкод.

Привыполнениилогическихопераций используютсячисла без знака

0. ³¹

4.3Система команди правила ихвыполнения

4.4Тип АЛУ –многофункциональное.

4.5Ширина выборкииз ОЗУ – 2байта.

4.6Емкость ОЗУ– 16 Мбайта

4.7Используются2 управляющихавтомата – дляАЛУ и для общегоуправленияс программируемойлогикой и срегулярнойадресацией.

4.8Критерийпроектирования– максимальноебыстродействие.

4.9Требованияк элементнойбазе – максимальнаяфункциональнаяполнота.

ИспользованиетехнологииТТЛШ.

5.Требованияк надежностнымхарактеристикам

t_{наработкина отказ} 1500ч.

1.АЛГОРИТМ РАБОТЫПРОЦЕССОРА

1. Выбори обоснованиеалгоритма

Дляудобствапроектированиявычислительногоустройстванеобходиморазработатьалгоритм.Вычислительныйпроцесс разбиваетсяна шаги, каждыйшаг изображаетсяв виде блока,а весь вычислительныйпроцесс в видепоследовательностиблоков. Исходяиз заданногокритерияпроектированиявыберем алгоритмработы процессора,при которомдолжно обеспечиватьсямаксимальноебыстродействие,следует отметить,что графическоеизображениеалгоритмадолжно точнои четко отображатьвычислительныйпроцесс, являясьнагляднымспособомдокументированияпроцесса описаниярешения заданияс помощью процессора.Таким образом,при выполненииарифметическихили логическихопераций, атакже прииспользованиииндексногоАЛУ данные врегистры будутзаноситьсяодновременно,это обеспечиваетсяза счет наличиядвух портовпри обращениии при считываниииз РОН. За счеттакого факторазначительноповышаетсябыстродействиеработы процессора.Отметим также,так как припроектированиииспользуютсядва управляющихавтомата, тофункционированиепроцессорабудет приведенона двух схемахалгоритма-разделениедля логическихи арифметическихопераций выполняемыхАЛУ и для остальногофункционирования

2. Техническоеописание алгоритма

Приначале функционированияпроцессорапроизводитсяустановка внулевое состояниесчетчика стека– дно стека,установкасчетчика командв начальноесостояниеравное 16₁₀, т.е.первая командабудет выбранаиз ОЗУ по адресу16₁₀. На регистрадреса ОЗУзасылаетсязначение адресаСТК и по данномуадресу выбираетсяи пересылаетсякоманда в старшие16 разрядов RGbuf,инкремент СТК(операторнаявершина F12).После увеличениясчетчика командидет проверкана максимальноезначение, примаксимумевыставляетсяфлажок и происходитпереход наОСТАНОВ. Далеепроизводитсядовыборкакоманды в младшиеразряды аналогичнымпутем. Командапересылаетсяв RGK, происходит дешифрациякоманды ипроизводитсяформированиеисполнительногоадреса.

Командыформата RX.

Дляформата RX проверяютсяна нуль поляR_b и R_x, в случаеравенства нулюна RGadr пересылаетсязначение поляD (операторнаявершина X15)и А2_исп будетсформирован.

В случаеR_b =0, то на RG2IALU засылаетсяоперанд из РОН,адрес которогоуказан по полюR_x в RGK (операторнаявершина АB18),производитсясложение данногорегистра исмещения D. Приналичии переполнениявыставляетсяфлажок и процессорпереходит врежим ОСТАНОВ,иначе получаемА2_исп в RGadr.

В случаеR_x =0, тона RG1IALU засылаетсяоперанд из РОН,адрес которогоуказан по полюR_b в RGK (операторнаявершина Y17),производитсясложение данногорегистра исмещения D. Приналичии переполнениявыставляетсяфлажок и процессорпереходит врежим ОСТАНОВ,иначе получаемА2_исп в RGadr.

В случаеR_b0 иR_x0, тона RG1IALU заноситсязначение РОН,адрес которогоберется из поляR_b, а на RG2IALU заноситсязначение РОН,адрес которогоберется по полюR_x (операторнаявершина M17).В RGadr суммируютсясодержимоерегистров(операторнаявершина M18)и при отсутствиипереполненияпроисходитсложение полученнойсуммы со значениемполя D, такимобразом, получаемА2_исп.

Послеформированияисполнительногоадреса, данныедля выполненияопераций выдаютсяна шины, а затемзаносятся всоответствующиерегистры АЛУ(операторнаявершина АE45),далее происходитдешифрациякода операции3 и 4 битадля определенияконкретноготипа операции.

Операндыпредставленыв дополнительномкоде.

Сложение.

Выполняетсясложение содержимогорегистров АЛУс записью результата в RGres. При наличиипереполнениявыставляетсясоответствующийфлажок в RGf ипроцессорпереходи врежим ОСТАНОВ.При отсутствиипереполнениявыставляетсяфлажок, говорящийо положительномили отрицательномзначении данных,а также проверяетсяусловие нанулевой результат(операторнаявершина E19)с выставлениемсоответствующегофлажка. Послеэтого результатвыдается нашину и затемзаносится всоответствующийРОН (операторнаявершина D22).

Вычитание.

Операциявычитаниезаменяетсяоперациейсложения, однако,второе слагаемоеинвертируется,а на сумматорподается входнойперенос (операторнаявершина K11).Так как операциясводится ксложению, дальнейшиедействия повторяютсяв порядке указанномвыше начинаяс проверки напереполнение.

Умножение.

Приумножениисчетчик цикловустанавливаетсяв значениеравное 31₁₀ и внуль устанавливаетсяRGres (операторнаявершина AA8).Младший разрядRG1ALU - множительпроверяетсяна равенствоединице. Приравенствесуммируетсязначение–множимое созначениемрегистра результата.Далее, а такжеи при равенственулю младшегоразряда множителяпроисходитсдвиг вправона один разрядRG1ALU и RGres (операторнаявершина Y14).Затем проверяетсязначение счетчикациклов на равенствонулю, при отсутствиинуля повторяетсяцикл с операторнойвершины AA11.При установкесчетчика цикловв нулевое состояниепроверяетсяусловие наположительноеили отрицательноезначение множителя,если множительотрицательноечисло, то произведениечисел дополнительногокода получаетсяприбавлениемпоправки кпроизведениюдополнительныхкодов сомножителей(поправка –проинвертируемоемножимое иподача на сумматорвходного переноса).После выполненияумножениярезультатнеобходимоокруглить(операторнаявершина Y21),к значениюрезультатаприбавляетсяранее сдвинутыймладший 32 разряд.

Командыформата RS.

Логическиеоперации.

RGadr загружаетсясодержимымполя RGK(8:31), адреспередаетсяна регистрадреса ОЗУ, покоторому набуферный регистрзаносятсяданные, сначаластаршие, а затеммладшие разряды.В RG1ALU заносятсяданные из буфера,а на RG2ALU заносятсяданные из РОН(РОН выбираетсяпо полю R1),операндыиз буфера и изРОН выдаютсяна шины ШД₀ иШД₁, а затемуже непосредственнов регистрыиндексногоАЛУ – операторнаявершина АР18.Далее дешифрация3 и 4 битакода операции.

Последешифрациивыполняютсялогическиеоперации И(операторнаявершина T4),ИЛИ (операторнаявершина Z4)и сложение помодулю два(операторнаявершина AG4).Каждая операцияпри завершениипроверяетсяна равенстворезультатанулевому значению,затем содержимоеRGres переноситсяв соответствующийРОН через шинуданных.

Запись.

По даннойкоманде производитсязапись из РОН,адрес которогоуказан в полеR1, в ОЗУ[Adr].

В СТadrзаносится адресячейки памяти.В регистр буфераиз РОН пересылаетсяоперанд, затемиз СТadr содержимоепересылаетсяв регистр адресаОЗУ, а в регистрслова ОЗУпересылаютсястаршие 16 разрядов(вершина M37),СТadr увеличиваетсяна единицу,проверяетсяна максимальноезначение. Приотсутствиимаксимума вОЗУ передаютсямладшие 16 разрядов(M46). При полномзаполненииСТadr, выставляетсяфлажок о переполнениии переход наОСТАНОВ.

Загрузка.

Загрузкаоперанда производитсяиз ячейки ОЗУпо адресу,занесенномув регистр адресаОЗУ из CTadr (вершинаТ37) в одиниз РОН. Загрузкапроизводитсячерез буферныйрегистр (вершинаТ40) сначаластарших, а затеммладших разрядов.Из буфера 32разрядныйоперанд передаетсяв РОН, адрескоторого указанпо полю R1 (операторнаявершина Т51).

Командыформата S.

Условныйпереход пофлагу.

Анализируетсяфлаг Z, характеризующийнулевое значениерезультата,флаг вырабатываетсяв АЛУ. При наличииэтого флажкав СТК заноситсяадрес перехода(вершина В34),взятый по полюAdr из RGK. В противномслучае переходна начало.

Безусловныйпереход с возвратом.

Длявыполненияданной командыиспользуетсястек, находящийсяв ОЗУ. Указателемстека являетсяСТST. При полученииКОП даннойкоманды СТКзаносится вбуферный регистр(вершина F33).СодержимоеСТST заноситсяв регистр адресаОЗУ, а старшиеразряды RGbuf заносятсяв регистр словаОЗУ (вершинаF36). СТST увеличиваетсяна единицу,проверяетсяна переполнениеи при отсутствииего происходитповтор, начинаяс заноса содержимогоСТST в регистрадреса ОЗУ(операторнаявершина F46). СТSTувеличиваетсяна единицу,проверяетсяна переполнение,при отсутствиипереполненияв счетчик командзаносится адресперехода, взятыйиз RGK по полю Adr[5:28].

Останов.

Припроверке 0-горазряда КОПи равенствеего единицевыставляетсяв единичноесостояниетриггер END (вершинаC26) ипроцессорзаканчиваетобработкупрограмм.

2. СТРУКТУРНАЯЭЛЕКТРИЧЕСКАЯСХЕМА ЦЕНТРАЛЬНОЙЧАСТИ ЭВМ

2.1 Выбори обоснованиеструктурнойэлектрическойсхемы

Дляпостроениясхем другихтипов, а такжедля общегоознакомленияс изделиемнеобходимаструктурнаяэлектрическаясхема. Определяетсяосновной составцентральнойчасти ЭВМ.Особенностямиразработкипроцессора:будут использованырегистры общегоназначенияс доступом подвум портам(один порт толькона чтение),используютсядва устройствауправленияс программируемойлогикой (общееУУ и местныйуправляющийавтомат дляАЛУ). Центральнаячасть (ОЗУ + ЦП)также содержитАЛУ, ИАЛУ, RGK,CTK, CTST, RGbuf.

2.2Техническоеописание структурнойэлектрическойсхемы

В составцентральнойчасти ЭВМ,представленнойна структурнойсхеме входятследующиекомпоненты:

Арифметико-логическоеустройствосостоит из двухрегистров дляприема и фиксацииисходных операндовRG1ALU и RG2ALU, причемRG2ALU имеет кромепрямых выводовтакже инверсныевыходы, сумматорадля выполненияарифметическихопераций, регистрарезультатаRGALURES. RG1ALU и RG2ALU являютсясдвиговыми.Содержатсялогическиеэлементы длявыполненияопераций И,ИЛИ, исключающееИЛИ. CTsycl служитдля счета цикловпри операцииумножения. Всостав АЛУтакже входяткомбинационныесхемы, формирующиефлаги о переполнении,о знаке и о нулевомрезультате.

RGALURES имеет 32разрядом триггер,предназначенныйдля округлениярезультатапри умножении.

АЛУ содержитсобственныйуправляющийавтомат спрограммируемойлогикой с регулярнойадресациейсодержащий,предназначенныйдля формированиянеобходимойпоследовательностиуправляющихсигналов дляфункциональныхузлов АЛУ иосведомительныхсигналов дляобщего управляющегоустройства.

RON - регистрыобщего назначения.Предназначеныдля храненияданных, модификаторов,необходимыхдля вычисленияисполнительногоадреса дляобращения кОЗУ.

УУ -устройствоуправленияс программируемойлогикой с регулярнойадресацией.Формируетпоследовательностиуправляющихсигналов длявсех функциональныхузлов процессораи осведомительныхсигналов чтенияи записи дляОЗУ.

СТК- счетчик адресакоманды предназначендля вычисленияпродвинутогоадреса команды.Имеет 22 разряда.

RGK - регистркоманд предназначендля хранениявыполняемойкоманды. Насвоем выходеимеет комбинационныесхемы для проверкинедопустимости0-го РОН в качествеместа хранениямодификаторовдля вычисленияисполнительныхадресов.

RGbuf - буферныйрегистр дляприема с 16-разряднойШД, накопленияи выдачи на32-разряднуюШД₀ и выдачина ШД1 обратногодействия.

СТST -указательстека.

ИндексноеАЛУ предназначенодля вычисленияисполнительногоадреса. Включаетдва регистраRG1IALU и RG2IALUдля приема ификсациимодификаторовиз РОН. Сумматорскладываетсодержимоерегистров иприбавляетк ним смещениепоступающеесразу из RGK.Результатзаписываетсяв регистр адреса.CTadr предназначендля принятия,хранения, передачии при необходимостиработы в счетномрежиме, адресовна ША, рассчитанныха самом ИАЛУ,принятых изRGK.

Внутрипроцессораимеются внутренниешины данныхШД₀ и ШД₁.Они предназначеныдля одновременнойвыдачи в ИАЛУи в АЛУ данных- работа с двухпортовыйРОН. Это значительноповышаетбыстродействие,что обеспечиваеттребуемыйкритерийпроектирования.

3. ФУНКЦИОНАЛЬНАЯЭЛЕКТРИЧЕСКАЯСХЕМА

ПРОЦЕССОРА

3.1Выбор и обоснованиефункциональнойэлектрическойсхемы

Функциональнаясхема поясняетпроцессы,происходящиев проектируемомпроцессоре.На данной схемепоказаныфункциональныеузлы, участвующиев процессе, исвязи междуэтими узлами.Функциональнаясхема строитсяна основе структурнойэлектрическойсхемы, и даетвозможностьдля дальнейшегопостроенияпринципиальнойэлектрическойсхемы как отдельногоблока, так иустройствав целом.

В виду того,что необходимомаксимальноебыстродействиеиспользуетсядвухпортовыйРОН, в связи сэтим внутрипроцессораимеются двешины данныхШД₀ иШД₁,причем ШД₁работаеттолько на чтение.

Так какширина выборкииз ОЗУ равна16 бит, а ширинавнутреннейшины данных32 разрядная,необходимоиспользоватьбуферный регистр.Для управленияв схеме используютсядва управляющихустройства,общее УУ и местныйУА для АЛУ. Длявыполненияарифметическихи логическихопераций служитАЛУ, для вычисленияадреса предназначеноиндексное АЛУ.Для вычисленияпродвинутогоадреса служитCTK,а для работысо стеком CTST.

Взаимодействиефункциональныхблоков междусобой рассмотримв техническомописаниифункциональнойэлектрическойсхемы.

3.2 Техническоеописаниефункциональнойэлектрическойсхемы- операционнаячасть

При поступленииданных на ШДRGbuf записываети накапливает32 разряда и выдаетна ШД₀,Эта командапоступает наRGK,КОП отсылаетсяу УУ и на основанииэтого начинаетсяработа с определеннымблоком.

DMX0 пропускаетданные на ШД₀или на ШД₁.

MUX1 и DC предназначеныдля выбораодного из РОН.

MUX11 и MUX12 нужныдля выдачи наодну из шинданных содержимогоодного из РОН.

При работесо стеком включаетсяв работу CTST,который послеинициализацииувеличиваетсяна единицу ипоказываетсвободнуюячейку памяти.Адрес из негопоступает наША, так как он4-х разрядный,то старшиеразряды всегданули.

MUX3 пропускаетна СТК начальныйадрес равный16₁₀ илиадрес взятыйиз поля RGK[5:28].СТК выдаетданные на ШАи при необходимостина ШД₀через DMX1.

В RG1IALUи RG2IALUданныепоступают сдвух шин одновременно,с ШД₀и ШД₁,выдаются черезсоответствующиемультиплексорына SMIALU.

MUX4пропускаетданные на SMIALUс RG1IALU, с CTadr и из поляRGK[14:31].

MUX5пропускаетданные с RG2IALUи из поля RGK[14:31].

MUX6принимаетданные от сумматораIALU,из поляRGK[14:31] и адреса отRGK.

DMX2выдает данныеот CTadr ивыдает на ШАили обратнона SMIALU, дляпродолженияоперации вычисленияисполнительногоадреса.

RG1ALU иRG2ALU принимаютоперанды с двухшин одновременно,с ШД₀и ШД₁.

MUX7 и MUX8 передаютоперанды наSMALU, причем MUX7 пропускаетпрямое илиинверсноезначение RG2ALU, аMUX8 пропускаетоперанд изRG1ALU или с RGres приумножении.

MUX9предназначендля управленияпереносами,идущими в SMALU.При отсутствиипереноса,пропускаетсянуль, единицапропускаетсяпри коррекцииумножения ипри округлениипропускаетсязначение,установленноев триггере Т.

MUX10необходим дляпропуска наRGresданных из сумматорапри выполненииарифметическихопераций илиданных из логикпри выполнениилогическихопераций И,ИЛИ, ИСКЛЮЧАЮЩЕЕИЛИ.

RGresи RG1ALUявляются сдвиговымирегистрами,необходимопри выполненииумножения,причем длясохранениязнака в RG1ALUпри сдвигевправо нулевойразряд переписываетсяобратно на своеместо, а присдвиге RGresдля сохранениязнака, нулевойразряд переписываетсяиз RG2ALU.

DMX3выдает данныеиз АЛУ на ШД₀или обратнов АЛУ, для выполнениядальнейшихопераций.

Логическиеэлементы, стоящиена выходе RGresи на выходеSMALUотвечают заформированиефлагов, характеризующихрезультатарифметическихи логическихопераций.

Логическиеэлементы, стоящиена выходе RGKотвечают заформированиефлагов, характеризующих0-й РОН при вычисленииисполнительногоадреса.

3.3 Техническоеописаниефункциональнойэлектрическойсхемы- управляющаячасть

Оба устройствауправлениявыполнены посхеме с регулярнойадресацией.В этой схемепри разветвлениипроцесса, одинадрес на единицубольше, чемтекущий, второйадрес - произвольный.Элементом"вычисляющим"адрес, являетсясчетчик СТ1 иСТ2, управляемыйсигналом, являющимсявходным дляУУ. В зависимостиот значениявходного сигналасчетчик либоприбавляетединицу к значению,которое хранилосьв счетчике иявлялось текущимадресом, либозагружаетсязначениемадреса из управляющейпамяти. Элементпо модулю 2 позволяетинвертироватьзначение входногосигнала, чтооблегчаетраспределениемикроинструкций.

MUX2 иMUX13 предназначеныдля пропусканияодного изосведомительныхсигналов.

ROM1и ROM2- ПЗУ, на которыеподаются адресадля выбораодного из управляющихсигналов

S

Y

H

e

S'

S - является адресомдля ПЗУ и определяет,какой из управляющихсигналов будетвыбран

S' - содержит адреспереходамикропрограммы

Y - состоитиз сигналовуправленияработой процессора

е - управляетработой исключающегоИЛИ

Н -подаетсяна мультиплексорУУ, позволяетпропуститьлибо один избитов набораопознавательныхсигналов, либонулевой сигнал.Наличие этогосигнала позволяетосуществлятьбезусловныепереходы

Управляющиесигналы дляУУ

у1.1 - записьв RGbuf

y1.2 - Выдачаиз RGbuf

y1.3- направление

y1.4- выбор ст/млразрядов

y1.5- RESET

y1.6 - Записьв RGK

y1.7- START ALU

y1.8- +1 CTST

y1.9 - управлениеMUX1

y1.10- управлениеDMX0

y1.11 - управлениеMUX3

y1.12- запись в CTK

y1.13- +1 CTK

y1.14 - управлениеDMX1

y1.15- запись порт0

y1.16- чтение порт0

y1.17- чтение порт1

y1.18 - запись в RG1IALU

y1.18'- запись в RG12ALU

y1.19 - управление

y1.20- MUX4

y1.21 -управлениеMUX5

y1.22- управление

y1.23- MUX6

y1.24- запись в CTadr

y1.25- +1 CTadr

y1.26 - управлениеDMX2

y1.27 - чтениеиз ОЗУ

y1.28- запись в ОЗУ

y1.29 - записьв триггер ТО₀

y1.30 - записьв триггер ТО₁

y1.31 - записьв триггер ТО₂

y1.32 - записьв триггер ТО₃

Осведомительныесигналы дляУУ

x1.1- START

x1.2 - X_RAM

x1.3- RAM

x1.4 - CTK (2²⁴)

КОП

x1.10- CTST (15)

x1.11 - CTadr (2²⁴)

x1.12 - проверкана нулевые РОНбазового ииндексногорегистра

x1.13- проверка нануль РОН базовогорегистра

x1.14- проверка нануль РОН индексногорегистра

x1.15 - переполнениеIALU

x1.16- End or Stop ALU

x1.17- Srop ALU

x1.18- TZ

Управляющиесигналы УА

y2.1- RESET

y2.2 - записьв RG1ALU ив RG2ALU

y2.3 - упраление

y2.4- MUX7

y2.5- управлениеMUX8

y2.6- управление

y2.7- MUX9

y2.8- управление

y2.9- MUX10

y2.10 - Обнулениеи записьв CTcycl

y2.11- Stop ALU

y2.12 - управлениеDMX3

y2.13- запись в триггерТ, сдвиг RG1ALU и RGres, -1CTcycl

y2.14 - записьв TS

y2.15- запись в TZ

y2.16 - записьв ТО

y2.17- запись в RGres

y2.18- End ALU

Осведомительныесигналы дляУА

x2.1- 2 разряд КОП

x2.2- 3 разряд КОП

x2.3- 4 разряд КОП

x2.4- переполнениеALU

x2.5 - анализрезультатана нуль

x2.6 - анализ31 разряда RG1ALU

x2.7- CTcycl (0)

x2.8 - анализ0 разряда RG1ALU

x2.9- Start ALU

Дляанализа управляющихавтоматовприведен алгоритмв закодированномвиде.

3.3.1Таблица прошивкипамяти для

17

4. ПРИНЦИПИАЛЬНАЯЭЛЕКТРИЧЕСКАЯСХЕМА

РОН и ИАЛУ

4.1Выбор и обоснованиеэлементнойбазы

Выборэлементнойбазы производитсяисходя из заданияна разработку,то есть исходяиз основногоназначенияи критерия напроектирование.

Для конкретноговыбора элементнойбазы необходиморассмотретьнесколькоразличныхсерий. Наиболееширокое распространениев современнойаппаратуреполучили сериимикросхем ТТЛ,ТТЛШ, ЭСЛ и схемына КМОП-структурах. Опыт показал,что эти цифровыемикросхемыотличаютсялучшими электрическимипараметрами,удобны в применении,имеют болеевысокий уровеньинтеграциии обладаютбольшим функциональнымразнообразием.На основаниивышесказанногосоставимсравнительнуютаблицу некоторыхэлектрическихпараметровэтих серий.

Таблица4.1

Проанализировавтаблицу и сопоставивданные заданием, можно сказать,что для курсовогопроекта отдадимпредпочтениеболее быстродействующимсериям ТТЛШи ЭСЛ, КМОП.НедостаткомЭСЛ являетсяих повышеннаяпотребляемаямощность. Отметимтакже, что цифровыемикросхемыТТЛШ остаютсяосновой построениявычислительныхустройств, атакже эта серияотличаетсянаибольшимдиапазономвыбора микросхем.Широкое применениеполучили микросхемы,в которыхиспользуютсядиоды и транзисторыс эффектомШотки. Использованиедиодов Шоткипозволилоуменьшитьпотребляемуюмощность ивремя задержек.К достоинствамТТЛ микросхемможно отнестивысокий уровеньсхемно-технологическойотработанности,и, как следствие,высокий процентвыхода годныхмикросхем.Также микросхемТТЛШ отличаетширокий функциональныйнабор элементов.

Рассмотримсравнительныехарактеристикидля микросхемтипа ТТЛШ дляболее детальногоих изучения.

Таблица4.2

Анализируятаблицу ТТЛШсерий, скажем,что для проектированияузлов взятынаиболеебыстродействующиемикросхемыКР531 и 1531, а такжемаломощные,серии 533 и 1533.

4.2 Используемыецифровые микросхемыи их параметры

4.2.11533ИР34 - два четырехразрядныхбуферных регистрас третьем Z- состоянием.Каждый из регистровимеет четыревхода и четыревыхода, входсброса Rи выход разрешениявывода ЕО.Когда на входразрешениязаписи РЕ поданонапряжениевысокого уровня,то данные совходов Dпроходят навыход Q, еслина выводе действуетнизкий уровеньнапряжения,а на входе - высокий.

Таблица состояний

Входы				Выход
		РЕ	D	Q
1	х	х	x	Z
0	0	х	х	0
0	1	1	1	1
0	1	1	0	0
0	1	0	x	Q0

4.2.2 КР531ИД14- два дешифратора-демультиплексора.Имеется дваадресных входаА0 и А1. Если дешифраторработает врежиме демультиплексора,то вход разрешенияЕО принимаетданные.

Таблицасостояний

Входы			Выходы
	А0	А1
0	0	0	0
1	0	0	1
0	1	0		0
1	1	0		1
0	0	1			0
1	0	1			1
0	1	1				0
1	1	1				1

4.2.3533ИМ6 - четырехразрядныйполный двоичныйсумматор сускореннымпереносом.Сумматор принимаетдва четырехразрядныхслова по входамА0…А3 и В0…В3, а повходу С_nсигнал входногопереноса. Суммаразрядов входныхслов появляетсяна выходахS0…S1. На выходеС_n+1 выделяетсясигнал выходногопереноса. Всостав сумматоравходит схемаускоренногопереноса.

4.2.4КР531КП11 - четыреодинаковыхдвухвходовыхмультиплексораMS_a…MS_d,имеют вход-разрешениевыходным данным.Каждый из четырехмультиплексоровимеет по двавхода данныхI1 и I2.Для их выбораслужит входадреса данных.

Таблица состояний

Входы				Выход
	S	I1	I2	Y
1	x	x	x	Z
0	0	0	x	0
0	0	1	х	1
0	1	x	0	0
0	1	x	1	1

4.2.5КР531КП2 - двойнойчетырехвходовыймультиплексор,имеющий общиеадресные входывыбора S0и S1. Имеютсядва входа разрешенияи для каждогомультиплексорас активнымнизким уровнемнапряжения.

Таблица состояний

4.2.61533ИЕ7 - четырехразрядныйреверсивныйсчетчик спредварительнойзаписью. Установкасчетчика внулевое состояниеосуществляетсяподачей на входсброса Rвысокого уровнянапряжения.Вход разрешенияпараллельнойзагрузки .Тактовые входы:для счета наувеличениеC_Uи на уменьшениеC_D.

Таблица состояний

4.2.7КР531ИД7 - двоично-десятичныйдешифратор-демультиплексор,преобразующийтрехразрядныйкод А0…А7 в напряжениенизкого уровня,появляющеесяна одном извосьми выходов….Дешифрацияпроисходиттогда, когдана входах и действуетнапряжениенизкого уровня,а на входе Е3 -высокого.

Таблица состояний

4.2.8К531КП7П - восьмиканальныймультиплексор.Имеет входразрешения-активный уровеньнизкий, и триадресных входа,их активныйуровень высокий.

Таблица состояний

4.2.9К531ТМ2П - дванезависимыхD-триггера,имеющих общуюцепь питания.У каждого триггераимеется одининформационныйвход D, входсинхронизацииС и два дополнительныхинверсных входаS и Rнезависимойасинхроннойустановкитриггера вединичное инулевое состояние.

Таблица состояний

4.2.10КР1531ЛИ3 - три микросхемыИ, каждая натри входа.

4.2.11КР1531ЛН1 - шестьинверторов.

4.3Техническоеописаниепринципиальнойэлектрическойсхемы РОН

Принципиальнаясхема определяетполный составэлементов исвязей междуними и даетдетальноепредставлениео принципеработы РОН.Принципиальнаясхема построенана основефункциональнойэлектрическойсхемы.

МикросхемыDD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45,DD58-DD60, DD68-DD71, DD86-DD89, DD95-DD98 представляютсобой регистры1533ИР34 по два вкорпусе. На ихоснове построены8 32-х разрядныхрегистровобщего назначения.Каждая из микросхемимеет входобнуления, входразрешениязаписи и входразрешениявыдачи на которыйвсегда подануправляющийнизкий уровень.

МикросхемаDD1 представляетсобой дешифраторКР531ИД7 с помощьюкоторого выбираетсяодин из РОН, атак как он имеетинверсныевыходы, то кнему подключеныинверторы -микросхемыDD2 и DD3,по шесть инверторовв одном корпусе(причем в DD3используютсятолько два).

С помощьюмикросхем DD25и DD78 происходитуправлениезаписью в РОН.Эти микросхемыявляются логическимиэлементамиИ на три входапо три в корпусе,причем в DD78используютсятолько два.

Записываетсяинформацияв РОН толькопо ШД₀.

Выводинформациина шины ШД₀и ШД₁ осуществляетсяс помощьюмультиплексоровК531КП7. На ШД₀данные выводятсяс помощью микросхемDD5-DD7, DD15-DD17, DD26-DD28, DD36-DD38,DD46-DD48, DD52-DD54, DD62-DD64, DD72-DD74, DD79-DD81, DD90-DD92,DD99-DD100. На ШД₁данные выводятсяс помощью микросхемDD8-DD10, DD18-DD20, DD29-DD31, DD39-DD41,DD49-DD51, DD55-DD57, DD65-DD67, DD75-DD77, DD82-DD85, DD93-DD94,DD101-DD102. Инверсныйвыход данныхмикросхем неиспользуется.

Схемапитается напряжением5В, которое подаетсяна 14 выводымикросхемDD2-DD4, DD25, DD78,на 16 вывод микросхемDD1, DD5-DD10, DD15-DD20,DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85,DD90-DD94, DD99-DD102 и на24 вывод микросхемDD11-DD14, DD21-DD24,DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98.Общий проводдля микросхемDD2-DD4, DD25, DD78 является7,8 вывод микросхемDD1, DD5-DD10, DD15-DD20,DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85,DD90-DD94, DD99-DD102 и 12 выводмикросхемDD11-DD14, DD21-DD24,DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98.

Первоначальновсе регистрыустанавливаютсяв нулевое состояние.Данные выставленныена ШД₀для записи врегистры ждутпоявления нетолько приходасинхроимпульса,но и приходасигнала РЕ, атакже приходасигнала отдешифраторавыбора определенногорегистра. Длявывода данныхна ШД₀мультиплексоры,работающиес этой шинойждут управленияадреснымивходами, длявыбора определенногорегистра, атакже управляющегосигнала на вход,разрешающеговывод информациина шину данных.Аналогичнымобразом происходитвыдача на ШД₁.

На принципиальнойсхеме присутствуютконденсаторы,предназначенныедля подавленияпомех по цепипитания.

Эффективнымсредствомзащиты интегральныхсхем от помехпо цепи питанияявляется включениеконденсаторовразвязки междушинами питанияи общей. Обычноконденсаторыразвязкиустанавливаютсяотдельно дляблокированиянизкочастотныхи высокочастотныхпомех.

Низкочастотныепомехи, проникающиев систему поцепи питания,должны блокироватьсяс помощьюэлектролитическогоконденсатораC1-С10емкостью 1мкФ.Взят конденсаторК50-6-120%.

Дляисключениявысокочастотныхпомех развязывающиеемкости взятыноминалом0,015мкФ на однумикросхему.Следовательнодля нашегослучая взятыдесять емкостейС11 - С20. Взят конденсатор КМ-5-Н90-0,01520%.

Дляданной схемыприведен переченьэлементов.

4.4 Техническоеописаниепринципиальнойэлектрическойсхемы ИАЛУ

Принципиальнаясхема определяетполный составэлементов исвязей междуними и даетдетальноепредставлениео принципеработы ИАЛУ.Принципиальнаясхема построенана основефункциональнойэлектрическойсхемы.

МикросхемыDD1-DD6, представляютсобой регистры1533ИР34 по два вкорпусе. На ихоснове построены2 24-х разрядныхрегистров ИАЛУдля приема ихранениямодификаторовдля вычисленияисполнительногоадреса. Каждаяиз микросхемимеет входобнуления, входразрешениязаписи и входразрешениявыдачи на которыйвсегда подануправляющийнизкий уровень.

МикросхемыDD1-DD32, DD38-DD40 представляетсобой сумматоры533ИМ6 для суммированиямодификаторовисполнительногоадреса. Переносвходящий вмладший разрядвсегда равеннулю. Для вылавливанияпереполненияна выходе сумматора,то есть переносвыходящий изстаршего разрядазаписываетсяв триггер флаговDD44.1, которыйв свою очередьвырабатываетсоответствующийосведомительныйсигнал. Триггерпостроен наоснове микросхемыК531ТМ2П (два триггерав корпусе). Второйтриггер используетсядля вылавливанияпереполнениясчетчика.

Счетчики1533ИЕ7 DD53-DD55,DD60-DD62выполняют рольрегистра исчетчика принеобходимости.Вычисленныйадрес передаетсяна ША (на секциюразъема Х1.4) илиобратно возвращаетсяна сумматорчерез дешифратор-демультиплексорКР531ИД14 ( два дешифраторав одном корпусе)DD45-DD52, DD56-DD59. Длявыбора направленияпередачи используетсявход А₀, А₁незадействованныйвход, всегдаподключен кнулевому потенциалу.Информацияподается навходы.

МультиплексорыDD7-DD9, DD13-DD15, DD20-DD22, DD26-DD28построенныена микросхемахКР531КП2 (двамультиплексорав одном корпусе,имеющие общиеадресные входы,входы разрешениявыдачи данныхвсегда активны- низким потенциалом) пропускаютна сумматор (вход А) содержимоерегистра DD-DD2,DD5 или значениепришедшее сосчетчика илиданные пришедшиеиз вне ИАЛУ (сразъема Х1.9)

МультиплексорыDD10-DD12, DD16-DD18 построенына микросхемахКР531КР11 пропускаютна сумматор(вход В) значениярегистра DD3-DD4,DD6 или данныепришедшие извне (с разъемаХ1.9), управляютсяадресным входомS, вход разрешениявыдачи всегдаактивен.

МультиплексорыDD23-DD25, DD29-DD31, DD35-DD37, DD41-DD43построенныена микросхемахКР531КП2 (двамультиплексорав одном корпусе,имеющие общиеадресные входы,входы разрешениявыдачи данныхвсегда активны- низким потенциалом) пропускаютна счетчикданные из сумматораили из вне ИАЛУ(с разъема Х1.9)или так же извне ИАЛУ (изсекции разъемаХ1.2).

Схемапитается напряжением5В, которое подаетсяна 14 вывод микросхемыDD44,на 16 вывод микросхемDD7-DD43, DD45-DD62, ина 24 вывод микросхемDD1-DD6.Общий проводдля микросхемыDD44 является7,8 вывод микросхем DD7-DD43, DD45-DD62 и12 вывод микросхемDD1-DD6.

Первоначальновсе регистрыустанавливаютсяв нулевое состояние,затем сумматорскладываетзначения пришедшиеиз соответствующихмультиплексорови передает насчетчик черезсоответствующиймультиплексор,затем идетвозврат насумматор длядальнейшеговычисленияили выдача наША.

На принципиальнойсхеме присутствуютконденсаторы,предназначенныедля подавленияпомех по цепипитания.

Эффективнымсредствомзащиты интегральныхсхем от помехпо цепи питанияявляется включениеконденсаторовразвязки междушинами питанияи общей. Обычноконденсаторыразвязкиустанавливаютсяотдельно дляблокированиянизкочастотныхи высокочастотныхпомех.

Низкочастотныепомехи, проникающиев систему поцепи питания,должны блокироватьсяс помощьюэлектролитическогоконденсатораC1-С6емкостью 1мкФ.Взят конденсаторК50-6-120%.

Дляисключениявысокочастотныхпомех развязывающиеемкости взятыноминалом0,015мкФ на однумикросхему.Следовательнодля нашегослучая взятыдесять емкостейС7 - С12. Взят конденсатор КМ-5-Н90-0,01520%.

Неиспользуемыеинформационныевходы подключенык "+" источникапитания черезрезистор,сопротивлением1 кОм, один такойрезистор обеспечиваетподключение 20 входов. Дляданной схемыиспользуютсяподключениетрех резисторовМЛТ -1к 10%.

Дляданной схемыприведен переченьэлементов.

5.РАСЧЕТНАЯ ЧАСТЬ

5.1 Проверочныйнагрузочныйрасчет дляблока

5.1.1.Проверочныйнагрузочныйрасчет для РОН

5.2.2Проверочныйнагрузочныйрасчет для ИАЛУ

5.3Расчет потребляемоймощности блока

5.3.1Расчет потребляемоймощности РОН

Р_пот=Р_{пот i}

64 К531КП7	* 350 мВт	=22400
32 1533ИР34	*150 мВт	=4800
1 КР531ИД7	*370 мВт	=370
3 КР1531 ЛИ3	*13 мВт	=39
2 КР1531 ЛН1	*7,5 мВт	=15
Рпот		27624 мВт = 27,624 Вт

5.3.2Расчет потребляемоймощности ИАЛУ

Р_пот=Р_{пот i}

6 533ИМК6	*170 мВт	=1020
6 1533ИР34	*150 мВт	=900
6 1533ИЕ7	*120 мВт	=720
24 КР531 КП2	*350 мВт	=8400
6 КР531 КП11	*400 мВт	=2400
12 КР531ИД14	*450 мВт	=5400
1 К531ТМ2П	*200 мВт	=250
Рпот		19090 мВт = 19,09 Вт

5.4 Расчетнадежностидля блока

5.4.1 Расчетнадежностидля РОН

Р= е^-t

 = _i*n_i, час^-1

Т = 1/_общ, час

t =1500 час

ис =0,1*10^-6 час^-1 n_ис = 102

конд= 0,02*10^-6 час^-1 n_конд= 20

пайки= 0,0001*10^-6 час^-1 n_пайки =1712

разъем= 2,5*10^-6 час^-1 n_разъем= 77

общ= 203,2712*10^-6 час^-1

Т = 4919,53 час

Р = 0,74

5.4.1 Расчетнадежностидля ИАЛУ

Р= е^-t

 = _i*n_i, час^-1

Т = 1/_общ, час

t =1500 час

ис =0,1*10^-6 час^-1 n_ис = 61

конд= 0,02*10^-6 час^-1 n_конд= 12

пайки= 0,0001*10^-6 час^-1 n_пайки =1109

разъем= 2,5*10^-6 час^-1 n_разъем= 135

резист= 0,05*10^-6 час^-1 n_резист= 3

общ= 344,1*10^-6 час^-1

Т = 2906,14 час

Р = 0,6

ЗАКЛЮЧЕНИЕ

В данномкурсовом проектебыл разработанпроцессор дляограниченногонабора команд.

Исходяиз критерияпроектирования,то есть максимальногобыстродействияблоки процессорапостроены на основе ТТЛШтехнологии,на перспективныхбыстродействующихсериях, этисерии имеютдовольно большойфункциональныйнабор элементов.

Были разработаныи описаны следующиеэлектрическиесхемы:

1. Структурная- которая служитдля общегоознакомленияс проектируемымузлом, определяетназначениеи взаимосвязицентральнойчасти ЭВМ.

2. Функциональная- определяетосновной состави функциональныечасти, участвующиев процессе,иллюстрируемойсхемы, и связимежду этимичастями. Представленнаясхема далапонятие о составефункциональногонабора элементов.

3. Принципиальная- указываетвсе необходимыеэлементы дляпостроенияблоков РОН иИАЛУ, связимежду элементамии элементы,которымизаканчиваютсявходные и выходныецепи.

В расчетнойчасти курсовогопроекта былпроизведеннагрузочныйрасчет дляблоков, которыйпоказал, чтовсе ИС ТТЛШсовместимыдруг с другом,то есть подтвержденаправильностьвыбора сериина проектируемыйузел. Так жебыли произведенырасчеты потребляемоймощности инадежностиблоков.

Еще разотметим, чторазработанныйпроцессорполностьюудовлетворяеттехническомузаданию накурсовой проект.

ЛИТЕРАТУРА

1. ПухальскийГ.И., НовосельцеваТ.Я. Проектированиедискретныхустройств наинтегральныхмикросхемах:Справочник.-М.: Радио и связь,1990.-304 с.: ил.

2. Цифровыеинтегральныемикросхемы:Справочник/ П.П. Мальцев,Н.С. Долидзе,М.И. Критенкои др. - М.: Радиои связь, 1994. - 240 с.:ил.

3. Применениеинтегральныхмикросхем вэлектроннойвычислительнойтехнике: Справочник/Р.В. Данилов,С.А. Ельцова,Ю.П. Иванов идр.; Под ред. Б.Н.Файзулаева,Б.В. Тарабрина.- М.: Радио и связь,1986.- 387с.: ил.

4. КаганБ.М. Электронныевычислительныемашины и системы:Учеб. пособиедля вузов. - 3-еизд., перераб.и доп. - М.: Энергоиздат,1991.- 592 с.: ил.

5. ПреснухинЛ.Н., Шахнов В.А.Конструированиеэлектронныхвычислительныхмашин и систем.Учеб. для втузовпо спец. "ЭВМ"и "Конструированиеи производствоЭВА". -М.: Высш.шк.,1986. 512с.: ил.

6. Цифровыеинтегральныемикросхемы:Справочник/М.И.Богданович,И.Н. Грель,В.А.Прохоренко,В.В. Шалимо - Минск"Беларусь",1991.

7. СавельевА.Я. Арифметическиеи логическиеосновы цифровыхавтоматов:Учебник.- М.: Высш.школа, 1980.-255с., ил.

8. ИыудуК.А. Надежность,контроль идиагностикавычислительныхмашин и систем:Учеб. пособиедля вузов поспец. "Вычислительныемашины, комплексы,системы и сети".- М.: Высш. шк., 1989.-216с.: ил.

П Р И Л О ЖЕ Н И Е

37